Size: a a a

FPGA technical questions

2018 March 23

c🦊

cleverfox 🦊 in FPGA technical questions
ответ никто не знает?
источник

SI

Sergey Ilchenko in FPGA technical questions
А вот что будет, к примеру, в настройках банка указывает 3.3v а питание подаем 1.8? Будет 1.8
источник

SI

Sergey Ilchenko in FPGA technical questions
а наоборот? будет 3.3
источник

SI

Sergey Ilchenko in FPGA technical questions
НО ЗАЧЕМ?
источник

c🦊

cleverfox 🦊 in FPGA technical questions
А на что влияют настройки у банков? Если, конечно, не идёт речи про диф. пары
источник

c🦊

cleverfox 🦊 in FPGA technical questions
Только на приём?
источник

SI

Sergey Ilchenko in FPGA technical questions
Достоверно не могу знать НО:
вероятно скорость спада/нарастания - тюнятся выходные каскады
защитный диод на VCCIO банка
возможно порог срабатывания входа IO
источник

SI

Sergey Ilchenko in FPGA technical questions
стандартов много включая всякие SSTL , должен настраиваться порог входной и выход под стандарт в обязательном порядке
источник
2018 March 27

M

Mio☆ in FPGA technical questions
Подскажите, как в квартусе сделать блок из множества однотипных элементов? Т.е. символ однобитной конструкции у меня есть, а мне их 32 надо.
источник

КП

Крылатый Пегас in FPGA technical questions
for?
источник

N

Nyah in FPGA technical questions
В verilog  - generate
источник

RY

Roman Yanalov in FPGA technical questions
Есть ещё какой-то способ, но я забыл. Как массив. Без генерейта
источник

M

Mio☆ in FPGA technical questions
А, я забыл. Я блоками рисую.
источник

M

Mio☆ in FPGA technical questions
источник

M

Mio☆ in FPGA technical questions
Вопрос нубский, конечно, но на марсоходе все статьи перекосоебило
источник

RY

Roman Yanalov in FPGA technical questions
А сколько Вам лет?
источник

M

Mio☆ in FPGA technical questions
26
источник

RY

Roman Yanalov in FPGA technical questions
Тогда почему не на hdl?)
источник

M

Mio☆ in FPGA technical questions
Потому что мне пока Си хватает. Серьёзно, дайте сначала кубики порасставлять, hdl успеется.
источник

RY

Roman Yanalov in FPGA technical questions
Mio☆
Потому что мне пока Си хватает. Серьёзно, дайте сначала кубики порасставлять, hdl успеется.
Тогда hls!
источник