V
Ещё и контроллер lpddr4 с открытыми исходниками не найти...
Size: a a a
2020 July 30
I
Процессор в два раза быстрее. На самом деле вопрос сложнее - требуется переход с SRAM на DDR SDRAM.
Раз процессор быстрее в два раза то ускорение всего в два раза. На счёт всяких переходов нужно уже уточнять внутренние архитектуры и вполне может оказаться что за счёт всяких фифо и пр переход происходит практически без потерь.
V
Будет ещё L2 cache для сглаживания задержек DDR.
Просто не совсем понятно, правильно ли считать, что SRAM 128 бит 100МГц (частота для простоты) будет равнозначна DDR4 32 бита 200МГц и DDR4 16 бит 400МГц (с учётом ddr передачи данных).
Просто не совсем понятно, правильно ли считать, что SRAM 128 бит 100МГц (частота для простоты) будет равнозначна DDR4 32 бита 200МГц и DDR4 16 бит 400МГц (с учётом ddr передачи данных).
V
Или в грубом приближении можно считать равнозначными? Разница в 10% не критична.
V
Просто sram сильно много жрёт энергии и места в ASIC.
I
Будет ещё L2 cache для сглаживания задержек DDR.
Просто не совсем понятно, правильно ли считать, что SRAM 128 бит 100МГц (частота для простоты) будет равнозначна DDR4 32 бита 200МГц и DDR4 16 бит 400МГц (с учётом ddr передачи данных).
Просто не совсем понятно, правильно ли считать, что SRAM 128 бит 100МГц (частота для простоты) будет равнозначна DDR4 32 бита 200МГц и DDR4 16 бит 400МГц (с учётом ddr передачи данных).
По верхней теоретической границы будут равны. НО в том и теоретичность её. А на практике можно лишь приближаться к ней при обмене большими кусками данных. Если же доступ не большими кусками а случайный то DDR вдруг их превращается в тыкву и скорость падает просто катастрофически.
V
По верхней теоретической границы будут равны. НО в том и теоретичность её. А на практике можно лишь приближаться к ней при обмене большими кусками данных. Если же доступ не большими кусками а случайный то DDR вдруг их превращается в тыкву и скорость падает просто катастрофически.
Ясно, спасибо.
V
Надеюсь при доступе маленькими кусками всё сгладит кеш.
I
Если в него все кусочки влезут то да конечно. А вот если кусочков будет больше чем кэша то может и не потянуть
2020 July 31
BB
Никто не в курсе бытовая техника от аксион норм? Интересует робот-пылесос
S@
signal ram : memory_t;
attribute ram_init_file : string;
attribute ram_init_file of ram :signal is "my_init_file.hex";
Где должен лежать файло my_init_file.hex, чтобы моделсим его понял?
attribute ram_init_file : string;
attribute ram_init_file of ram :signal is "my_init_file.hex";
Где должен лежать файло my_init_file.hex, чтобы моделсим его понял?
ВЛ
в папке рядом с исходником
S@
А моделсим алтеровский понимает эту конструкцию?
S@
Дело в том, моделсим видит память но она не определена
AG
StS @
Дело в том, моделсим видит память но она не определена
А если в папку, где проект моделсима, положить?
S@
да, пробовал
S@
по разному
S@
моделсим компилирует успешно эту конструкцию, а память не опредлена. "U"
S@
Я изночально mif файлик сделал
WIDTH=4;
DEPTH=16;
ADDRESS_RADIX=HEX;
DATA_RADIX=HEX;
CONTENT BEGIN
0 : 1;-- 0
1 : 2;-- 1
2 : 4;-- 2
3 : 8;-- 3
4 : 0;-- 4
5 : 0;-- 5
6 : 0;-- 6
7 : 0;-- 7
8 : 0;-- 8
9 : 0;-- 9
A : 0;-- 10
B : 0;-- 11
C : 0;-- 12
[D..F] : C;
END;
WIDTH=4;
DEPTH=16;
ADDRESS_RADIX=HEX;
DATA_RADIX=HEX;
CONTENT BEGIN
0 : 1;-- 0
1 : 2;-- 1
2 : 4;-- 2
3 : 8;-- 3
4 : 0;-- 4
5 : 0;-- 5
6 : 0;-- 6
7 : 0;-- 7
8 : 0;-- 8
9 : 0;-- 9
A : 0;-- 10
B : 0;-- 11
C : 0;-- 12
[D..F] : C;
END;
S@
потом квартусом его сохранил в hex