T
Size: a a a
2019 January 30
DS
Я если ты помнишь, сразу про барьеры сказал
DS
барьер поменять чтением порта фиктивным?
T
вот из другого источника (TI)
Because there is a write buffer in the Cortex-M processor, it may take several clock cycles before the interrupt source is actually cleared. Therefore, it is recommended that the interrupt source be cleared early in the interrupt handler (as opposed to the very last action) to avoid returning from the interrupt handler before the interrupt source is actually cleared. Failure to do so may result in the interrupt handler being immediately reentered (because the interrupt controller still sees the interrupt source asserted).
Because there is a write buffer in the Cortex-M processor, it may take several clock cycles before the interrupt source is actually cleared. Therefore, it is recommended that the interrupt source be cleared early in the interrupt handler (as opposed to the very last action) to avoid returning from the interrupt handler before the interrupt source is actually cleared. Failure to do so may result in the interrupt handler being immediately reentered (because the interrupt controller still sees the interrupt source asserted).
GK
А @pthorn вполне себе валидную инфу скинул по теме, я как раз на это и грешил
DS
еще раз: имхо, решит - static register global_msec;
DS
запись не фетчится, инкремент атомарный.
GK
еще раз: имхо, решит - static register global_msec;
Мы про перенос флага уже говорим
DS
дада, это я помню и жду, интересно.
DS
еще раз: имхо, решит - static register global_msec;
При этом такая комбинация априори невалидна:
The register keyword is required, and cannot be combined with static.
Об этом я тоже говорил ранее.
The register keyword is required, and cannot be combined with static.
Об этом я тоже говорил ранее.
DS
То есть само резервирование регистра и так подразумевает его ГЛОБАЛЬНОЕ использование. (для GCC)
GK
вот из другого источника (TI)
Because there is a write buffer in the Cortex-M processor, it may take several clock cycles before the interrupt source is actually cleared. Therefore, it is recommended that the interrupt source be cleared early in the interrupt handler (as opposed to the very last action) to avoid returning from the interrupt handler before the interrupt source is actually cleared. Failure to do so may result in the interrupt handler being immediately reentered (because the interrupt controller still sees the interrupt source asserted).
Because there is a write buffer in the Cortex-M processor, it may take several clock cycles before the interrupt source is actually cleared. Therefore, it is recommended that the interrupt source be cleared early in the interrupt handler (as opposed to the very last action) to avoid returning from the interrupt handler before the interrupt source is actually cleared. Failure to do so may result in the interrupt handler being immediately reentered (because the interrupt controller still sees the interrupt source asserted).
А вот это разве про барьеры?
DS
А вот это разве про барьеры?
Это скорее про неправильный сброс флага. Поэтому я бы и хотел позырить твой код ;)
A
вот из другого источника (TI)
Because there is a write buffer in the Cortex-M processor, it may take several clock cycles before the interrupt source is actually cleared. Therefore, it is recommended that the interrupt source be cleared early in the interrupt handler (as opposed to the very last action) to avoid returning from the interrupt handler before the interrupt source is actually cleared. Failure to do so may result in the interrupt handler being immediately reentered (because the interrupt controller still sees the interrupt source asserted).
Because there is a write buffer in the Cortex-M processor, it may take several clock cycles before the interrupt source is actually cleared. Therefore, it is recommended that the interrupt source be cleared early in the interrupt handler (as opposed to the very last action) to avoid returning from the interrupt handler before the interrupt source is actually cleared. Failure to do so may result in the interrupt handler being immediately reentered (because the interrupt controller still sees the interrupt source asserted).
Тут похоже на супербыстрых процессорах с огпомным конвейером. Надо в общем вдумываться в слова и проверять применимость к той архитектуре где ты работаешь.
A
А то получаются "мифы" что флаг надо сбрасывать вначале прерывания
T
Тут похоже на супербыстрых процессорах с огпомным конвейером. Надо в общем вдумываться в слова и проверять применимость к той архитектуре где ты работаешь.
это про cortex-M3, и конвейер (который в data path CPU) вообще ни при чем
A
Конвейер команд. При чем тут данные?
A
Команда исполнится позже чем произойдет выход из прерывания
A
По идее дожна быть блокировка
A
Команда reti должна ждать выполнения сброса флага