Как я могу убедить, что в бинаре есть всё нужное? А то я -g в CmakeLists.txt подкидываю, но не уверен, что делаю это правильно.

вах за cmake не скажу, обхожу пока стороной, боюсь я его... там как не посмотришь кишочками пахнет...

Подскажите по rPi4, что у неё с сетью? в состоянии она реально принять в себя 100+ мегабит и переживать?

Ок, попробую тогда ручками собрать тулчейном. По факту добавляю -g к вызову gcc и получаю непострипаный бинарь?

просто из консоли собери без cmake и позырь будет такой же выхлоп или нет

по идее да.

Да, именно на четверке там все очень хорошо с сетью

они наконец то не через usb сделали)

Угу

Такой же.

Может ли быть такое, что код, вызывающий malloc просто находится в либе, собранной без -g, и поэтому valgrind не показывает, где происходит?
Можно ли его хотя бы заставить указать либу?

хз я щас проверил, ваш код:

#include <stdlib.h>

int main(void){
  int *a = (int *)malloc(1000);

  a[1] = 0;
  return 0;
}

команда компиляции:

g++ -g mtest.cpp

вызов: и выхлоп:

$ valgrind --leak-check=full --time-stamp=yes --track-origins=yes --vgdb=no  ./a.out
==00:00:00:00.000 5204== Memcheck, a memory error detector
==00:00:00:00.000 5204== Copyright (C) 2002-2017, and GNU GPL'd, by Julian Seward et al.
==00:00:00:00.000 5204== Using Valgrind-3.15.0 and LibVEX; rerun with -h for copyright info
==00:00:00:00.000 5204== Command: ./a.out
==00:00:00:00.000 5204== 
==00:00:00:00.953 5204== 
==00:00:00:00.953 5204== HEAP SUMMARY:
==00:00:00:00.953 5204==     in use at exit: 1,000 bytes in 1 blocks
==00:00:00:00.953 5204==   total heap usage: 1 allocs, 0 frees, 1,000 bytes allocated
==00:00:00:00.953 5204== 
==00:00:00:00.953 5204== 1,000 bytes in 1 blocks are definitely lost in loss record 1 of 1
==00:00:00:00.953 5204==    at 0x483B7F3: malloc (in /usr/lib/x86_64-linux-gnu/valgrind/vgpreload_memcheck-amd64-linux.so)
==00:00:00:00.953 5204==    by 0x10915E: main (mtest.cpp:4)
==00:00:00:00.953 5204== 
==00:00:00:00.953 5204== LEAK SUMMARY:
==00:00:00:00.953 5204==    definitely lost: 1,000 bytes in 1 blocks
==00:00:00:00.953 5204==    indirectly lost: 0 bytes in 0 blocks
==00:00:00:00.953 5204==      possibly lost: 0 bytes in 0 blocks
==00:00:00:00.953 5204==    still reachable: 0 bytes in 0 blocks
==00:00:00:00.953 5204==         suppressed: 0 bytes in 0 blocks
==00:00:00:00.953 5204== 
==00:00:00:00.953 5204== For lists of detected and suppressed errors, rerun with: -s
==00:00:00:00.953 5204== ERROR SUMMARY: 1 errors from 1 contexts (suppressed: 0 from 0)

как видно указана строчка 4! там и есть выделение. которое утекло

Разница в том, что я собираю на другую платформу кросс-компиляцией.
И valgrind там немного несвежий. Попробую новую версию прикрутить хотя бы.

ну тут уже хз смотри сам

Вот я и смотрю...

Вакансия: Разработчик FPGA Verilog/SystemVerilog. (Москва, офис).

Основной долгоиграющий продукт в работе на данный момент: Микроконтроллер SSD диска.
У нас первая версия микроконтроллера приехала из Тайваня.
Сейчас задачи планируются на разработку второй версии, с поддержкой текущей версии.

Задача инженера на сейчас:
подхватить разработку контроллера NVME (разобраться в имеющемся коде и дописать контроллер NVME. Текущая готовность – примерно 60%).
Чем занимаемся:
• Разработка конфигураций для FPGA Xilinx Zynq/UltraScale+;
• Встраивание сторонних IP-блоков, разработка собственных IP-блоков;
• Верификация RTL модели, написание тестов;
• Оптимизация проекта по быстродействию и занимаемым ресурсам;
• Отладка интерфейсов взаимодействия FPGA и встроенного процессора ARM
• Поддержка наследуемого кода, поиск и исправление в нем ошибок
• Добавление в существующие модули новых функциональных возможностей;
• Отладка, настройка и испытание разработанных устройств;

Пожелания по опыту/навыкам:
• Опыт построения и верификации цифровых схем;
• Знание Verilog;
• Опыт написания тестбенчей с формированием отчетов;
• Опыт работы с Xilinx (ISE/Vivado) / Altera (Intel) (Quartus);
• Опыт работы с ПЛИС со встроенными процессорными ядрами (Xilinx Zynq, Intel Cyclone V SoC, Arria 10 SoC);
• Временной анализ и опыт написания временных ограничений (Timing Constraints);
• Английский язык – чтение документации.

Команда:
4 разработчика ПЛИС. Verilog/SystemVerilog + смежные команды (математики, физдизайнеры).
2 верификатора.
4 схемотехника.
2 системных программиста.
Redmine/Jira, git/gitlab.

На данный момент работаем дистанционно, далее желательно в офисе.
Место работы: Центральный офис: (м.Алексеевская, 5 мин.пешком от метро).
График работы: Пятидневка. 8-часовой рабочий день. Обычно с 10 до 19.
По деньгам: ориентир на 150 т.р. в месяц + премии.
Все в белую.

Контакт:
borzov@kraftway.ru
@Maksim_Borzov

Оно в sprintf

его открыть я увы не могу, а понять флоат у него, дабл или лонгдабл пока не выходит(документация врёт), буту проверять наочно

Там в строке приходит плейсхолдер, который будет заменен на реальное значение, от него зависит как будет выведено то что ты ему передал

Для флоата это %f, для дабла что-то другое