Size: a a a

FPGA technical questions

2018 April 19

c🦊

cleverfox 🦊 in FPGA technical questions
Ребят, подскажите, а чем можно слить дамп EPCSки?
источник

c🦊

cleverfox 🦊 in FPGA technical questions
что-то quartus_pgm, похоже, такого функционала не предоставляет
источник

ΔΒ

Δαρθ Βέιδερ in FPGA technical questions
можно зашить епцску подключенную для active serial через jtag
может быть похожим образом можно и слить, хз не пробовал
источник

c🦊

cleverfox 🦊 in FPGA technical questions
Вот да, я как раз про active serial и думал, но не вижу режима download, dump или read в quartus_pgmw и quartus_pgm
источник

ΔΒ

Δαρθ Βέιδερ in FPGA technical questions
можно погуглить, у альтеры есть каике-то мегафункции для работы с флешками по активсериалу подключенными
источник

P

P in FPGA technical questions
cleverfox 🦊
что-то quartus_pgm, похоже, такого функционала не предоставляет
предоставляет
источник

P

P in FPGA technical questions
режим examine
источник

P

P in FPGA technical questions
ствите галочку и получаете слив дампа
источник

c🦊

cleverfox 🦊 in FPGA technical questions
ок. ща попробую
источник

SI

Sergey Ilchenko in FPGA technical questions
Vivado. Zynq7007s. Verilog. Как завести PS clock в RTL?
источник

SI

Sergey Ilchenko in FPGA technical questions
MINIZED board
источник

SI

Sergey Ilchenko in FPGA technical questions
мне нужен микропроектик с плл и логикой на PL
источник

SI

Sergey Ilchenko in FPGA technical questions
как заюзать клок от PS 33.33...MHz ?
источник

RY

Roman Yanalov in FPGA technical questions
создать ip блок zynq ps и настроить в нём clk
источник

RY

Roman Yanalov in FPGA technical questions
источник

RY

Roman Yanalov in FPGA technical questions
ps to pl clock ports
источник

SI

Sergey Ilchenko in FPGA technical questions
без PS совсем никак, да?
источник

RY

Roman Yanalov in FPGA technical questions
без PS PL не прогрузить
источник

SI

Sergey Ilchenko in FPGA technical questions
JTAG
источник

RY

Roman Yanalov in FPGA technical questions
это читерство)
источник