AZ
так он, второй то есть, тоже же делает acq, то есть они не видны до acq, но как только делается - становится
нет
Size: a a a
2020 January 10
I
Тут важно вытащить из головы гвоздь о том, что acq/rel "глобальные" операции, и разные acq-и связаны с разными rel-ами. Нет! Они только для соответствующих пар переменных.
ну, а почему я не прав? Вот же одна и та же пара:
AS
Давайте обратно вернёмся к месту, где очевидно. Понятно, что такое возможно? (Для простоты нотации считаем, что "=" -- это acq-rel)
Thread 1: x = 1
Thread 2: y = 1;
Thread 3: r1 = x; r2 = y; // r1 <- 1, r2 <- 0
Thread 4: r3 = y; r4 = x; // r3 <- 1, r4 <- 0
Thread 1: x = 1
Thread 2: y = 1;
Thread 3: r1 = x; r2 = y; // r1 <- 1, r2 <- 0
Thread 4: r3 = y; r4 = x; // r3 <- 1, r4 <- 0
I
да, такое возможно
I
или секунду...еще секунду....
I
нет, такое не возможно с моей точки зрения
AS
ок, заходим с другого конца тогда
AS
Ещё тупее пример, такое возможно?
Thread 1: x = 1
Thread 3: r1 = x; // r1 <- 1
Thread 4: r4 = x; // r4 <- 0
Thread 1: x = 1
Thread 3: r1 = x; // r1 <- 1
Thread 4: r4 = x; // r4 <- 0
I
Да, вот такое возможно
AS
А такое?
Thread 2: y = 1
Thread 3: r2 = y; // r2 <- 0
Thread 4: r3 = y; // r3 <- 1
Thread 2: y = 1
Thread 3: r2 = y; // r2 <- 0
Thread 4: r3 = y; // r3 <- 1
I
Да. Поток 3 перед потоком 2, а 4-ый после второго
AH
Давайте обратно вернёмся к месту, где очевидно. Понятно, что такое возможно? (Для простоты нотации считаем, что "=" -- это acq-rel)
Thread 1: x = 1
Thread 2: y = 1;
Thread 3: r1 = x; r2 = y; // r1 <- 1, r2 <- 0
Thread 4: r3 = y; r4 = x; // r3 <- 1, r4 <- 0
Thread 1: x = 1
Thread 2: y = 1;
Thread 3: r1 = x; r2 = y; // r1 <- 1, r2 <- 0
Thread 4: r3 = y; r4 = x; // r3 <- 1, r4 <- 0
Это как-то связано с кешами?
AS
Да. Поток 3 перед потоком 2, а 4-ый после второго
Ок, а теперь склейте эти два возможных примера, и получите IRIW. Независимые записи видно в разном порядке.
AH
Потому что иначе не могу понять как одновременно могут быть состояния (есть y, нет х) и (нет y, есть х)
AS
Потому что иначе не могу понять как одновременно могут быть состояния (есть y, нет х) и (нет y, есть х)
"Независимые записи видно в разном порядке". Потому что сериализованная память (с глобальным порядком поверх всех операций) -- это иллюзия.
AS
IRIW -- вообще гвоздевыдирательный пример, который становится очевидным, когда вытаскиваешь у себя из головы иллюзии про память :)
I
Давайте обратно вернёмся к месту, где очевидно. Понятно, что такое возможно? (Для простоты нотации считаем, что "=" -- это acq-rel)
Thread 1: x = 1
Thread 2: y = 1;
Thread 3: r1 = x; r2 = y; // r1 <- 1, r2 <- 0
Thread 4: r3 = y; r4 = x; // r3 <- 1, r4 <- 0
Thread 1: x = 1
Thread 2: y = 1;
Thread 3: r1 = x; r2 = y; // r1 <- 1, r2 <- 0
Thread 4: r3 = y; r4 = x; // r3 <- 1, r4 <- 0
А это нельзя ли как то сформировать в терминах того, как работает процессор, котоый может давать такое?
I
Там же есть буфферы записи и очереди событий
I
и все такое
I
я про эти вещи начитан и как работают понимаю