На армах нет протокола когерентности

Кроме внешнего чипа синхронизатора на 32 битных

В стандарте это и написано

Provided by most hardware

А требования когерентности там нет

Modification order and coherence Most of the common target architectures (x86,
Power, ARM, SPARC-TSO) provide a relatively strong guarantee about the ordering of
writes to a single location in a program: they ensure that all of the writes at a single
location appear to happen in a sequence, and that reads from any thread see the writes
in an order consistent with that sequence. C/C++11 provides a similar guarantee over
atomic locations: atomic actions are governed by a per-location total order over the
writes, called modification order .

Это про in order retirement

Это свойство многих процессоров да

Я вам рекомендую вместо того чтобы спорить ознакомиться с протоколом когерентности в железе

На х86 это mesi

Я знаю что такое mesi

И moesi

И тд

мне теперь интересно, что ты понимаешь под cache coherence?

Это довольно широкое понятие

Можно обеспечить минимальную когерентность , можно полную

Суть в том чтобы кэши не имели разных view на память в один момент времени

на одну и ту же переменную?

участок памяти?